загрузка...
загрузка...
На головну

Основні тимчасові параметри мікропроцесора КР580ИК80А

Час виконання команди МП залежить від типу команди і триває від 1 до 5 машинних циклів (M). Тривалість машинного циклу може становити від 3 до 5 машинних тактів (Т,). Тривалість машинного такту дорівнює періоду тактової частоти, що задається частотою фаз CLKI, CLK.2 генератора тактів.

Операції, що виконуються МП в машинному циклі, визначаються 8-розрядної інформацією, що характеризує стан внутрішніх вузлів мікропроцесора. Цей байт стану називається також словом стану процесора і видається на шину даних МП в такті Т2 кожного машинного циклу (табл. 1.2, табл. 1.3). Байт стану може використовуватися для формування керуючих сигналів звернення до ЗУ, УВВ, а також при організації різних режимів роботи мікропроцесорної системи.

Таблиця 1.2.Сигнали стану мікропроцесора

 позначення сигналу  Розряд шини даних  призначення сигналу
 INTA  DO  Підтвердження переривання; використовується для стробирования прийому команди RST в МП зі схеми переривання
 WO  Dl  запис; L-рівень сигналу вказує на запис даних в ЗУ або ВУ; Н - рівень сигналу - на запис в процесорі
 STACK  D2  стек; Н рівень сигналу вказує, що на шині адреси встановлено вміст SP
 HLTA  D3  Підтвердження зупинки; Я-рівень сигналу вказує на перехід МП в стан зупинки
 OUT  D4  введення; Н-рівень сигналу вказує, що на шині адреси встановлений код ВУ і можна здійснити введення даних в МП по сигналу DBIIN = 1
 MI  D5  Н-рівень сигналу вказує, що МП приймає перший байт команди
 INP  D6  введення; Н-рівень сигналу вказує, що на шині адреси встановлений код ВУ і можна здійснити введення даних в МП по сигналу DBIN = 1
 MEMR  D7  читання; Н-рівень сигналу вказує, що здійснюється читання вмісту ЗУ за адресою, встановленому на шині адреси

Таблиця 1.3.Різновиди машинних циклів мікропроцесора

 машинний цикл  Позначення сигналу слова-стану процесора
 INTA  WO  STACK  HLTA  OUT  М1  INP  MEMR
 Цикл M1 - вибірка команди                
 Цикл читання з ЗУ записи в ЗУ читання з стека
 Цикл запису в стек
 Цикл введення Цикл виведення Цикл переривання Цикл зупинки Цикл переривання при зупинці                

Для фіксації слова-стану процесора можна застосувати зовнішній 8-розрядний регістр. тимчасова діаграма і схема запису слова стану в багаторежимний буферний регістр К589ІР12 приведена на рис.1.3. Запис здійснюється сигналом CLKI в такті Т2 з використанням сигналу SYNC.

Рис.1.3.

Цикл вибірки команди M1 є першим і обов'язковим машинним циклом всіх команд МП.

Управління функціонуванням мікропроцесорної системи на базі МП КР580ИК80А здійснюється генерацією керуючих сигналів по двом шинам: по шині управління власне МП (WR, DBIN, INTE, ...) в кожному такті роботи мікропроцесора Ti), По шині даних шляхом генерації слова-стану процесора (PSW) в кожному машинному циклі M.

Діаграма станів МП при виконанні типового машинного циклу з зовнішніми керуючими сигналами READY, HOLD, INT і сигналом HLTA який формується за командою HLT, приведена на рис. 1.4.

 
 

рис.1.4

На діаграмі станів МП (рис. 1.5) можна виділити наступні особливості його функціонування.

1. Будь-який машинний цикл включає, принаймні, три такту: Т1, Т2 и ТЗ. Так ти Т4, Т5 не обов'язкові і застосовуються для внутрішніх операцій МП.

2. Подача сигналу H-рівня на вхід RESET тривалістю не менше трьох періодів тактової частоти встановлює МП в початковий стан. У програмний лічильник заносяться нулі, а схема управління починає формувати такт Т1 машинного циклу вибірки команди М1.

3. У такті Т2 мікропроцесор аналізує сигнали READY, HLTA и HOLD. При наявності на вході READY напруги H-рівня і відсутності сигналів HLTA и HOLD мікропроцесор переходить до такту ТЗ. Залежно від виду виконуваної команди машинний цикл завершується після виконання тактів ТЗ, Т4 або Т5. Якщо виконання команди не закінчено, то МП переходить до наступного машинного циклу команди, починаючи з такту Т1. В кінці кожної команди МП перевіряє наявність запиту переривання. Якщо H -рівень сигналу знаходиться на вході INT і тригер дозволу переривання встановлений (INTE = 1), то МП перемикає тригер переривання (ТТ1) і приступає до виконання машинного циклу переривання, починаючи з такту Т1.

При наявності на вході READ Y сигналу L-рівня в такті Т2 мікропроцесор переходить в стан очікування (Тw), Поки не з'явиться сигнал READ Y від зовнішнього пристрою.

4. У такті Т2 аналізується наявність сигналів установки внутрішнього тригера захоплення (ТТ2). Однак перехід до режиму захоплення до такту ТЗ забороняється, тому що МП має закінчити обмін із зовнішнім регістром на початку такту ТЗ. Після закінчення стану захоплення МП завжди переходить до такту Т1 наступного машинного циклу. Якщо поточний машинний цикл містить такти Т4 и Т5, то вони поєднуються з режимом захоплення.

5. МП переходить в стан зупинки при наявності сигналу HLTA, формованого в другому машинному циклі команди HLT, при цьому внутрішні шини адреси і дані переводяться в високоімпедансное стан, з'являється H-рівень напруги на виході WAIT- виконання програми припиняється. Зі стану зупинки МП виходить за сигналом скидання RESET або за сигналом запиту переривання INT при встановленому триггере дозволу переривання (I N ТІ = 1). У стані зупинки МП може переходити в режим захоплення, якщо надходить сигнал напруги Нрівня на вхід HOLD.

На рис. 1.5, а зображена тимчасова діаграма прийому інформації в мікропроцесор в циклі читання з ЗУ і циклі введення. У такті Т1 для передачі даних передається інформація про стан поточного циклу; в канал адреси передається адреса комірки пам'яті, з якої зчитується інформація в поточному циклі; формується сигнал Н-рівня SYNC. У такті Т2 мікропроцесор встановлює сигнал високого рівня DBIN, а канал даних приймає інформацію з шини даних по імпульсу синхронізації CLK2 за умови, що тут є сигнал високого рівня READY. Якщо необхідно погоджувати з часу роботу ЗУ і МП, то можна збільшити тривалість сигналу прийому DBIN подачею L-рівня сигналу READY. Тоді МП переходить в стан очікування і видає сигнал H-рівня WAIT, а канал адреси, канал даних і сигнал DBIN не змінюють свого стану. за сигналом READY Н-рівня МП переходить в такт ТЗ, змінюються рівні сигналів WAIT u DBIN; канал даних переводиться в високоімпедансное стан. У такті Т4 інформація в адресному каналі змінюється і стає невизначеною до початку наступного циклу. Протягом усього циклу прийому інформації сигнал WR зберігає H-рівень напруги. Тимчасова діаграма основних сигналів при видачі інформації з МП для циклу записи в ЗУ і циклу виведення відрізняється відсутністю сигналу DBIN і формуванням після такту Т2 сигналу WR L-рівня. У такті Т2 мікропроцесор видає інформацію на шину даних для запису в ЗУ або УВВ.

Мікропроцесор починає обробку запиту переривання, що надійшов на вхід INT, якщо внутрішній тригер дозволу переривання встановлений в стан (INТЕ = 1). Встановлювати або скидати тригери дозволу переривання можна програмно, за допомогою команд ЕI (i) (Дозвіл переривання) або DI (Заборона переривання). Якщо запит переривання прийнятий, то МП починає 'виконання машинного циклу переривання. У такті Т1 цього циклу на шину адреси надходить вміст програмного лічильника, а на шину даних - слово-стан процесора (рис. 1.5, б). Слово-стан циклу переривання містить одиниці в розрядах DO (INТА), DI (WO) и D5 (MI) (Див. Табл. 1.1). Сигнал підтвердження переривання INTA використовується в мікропроцесорної системі для квітірованія мікропроцесором прийому запиту переривання. У такті Т1 по сигналу CLK2 також скидається тригер дозволу переривання (INTE = 0), що призводить до заборони прийому наступних запитів переривань. У такті Т2 по сигналу DBIN зазвичай вводиться код операції з пам'яті, але слово-стан циклу переривання містить в розряді D7 (MEMR) нуль-заборона на читання з пам'яті, тому код операції повинен сформувати зовнішній пристрій. У такті Т2 скидається також внутрішній тригер переривання, а вміст PC не змінюється. У такті ТЗ команда RST, сформована ВУ, з шини даних передається в регістр команд МП, а в тактах Т4 і Т5 вона дешифрируется. за командою RST вміст PC (Адреса повернення) запам'ятовується в стеку, а в PC заноситься адреса першої команди програми обробки переривання, який визначається номером команди RST. Запам'ятовування адреси повернення з переривання в стеці виконується в циклах М2 и МОЗ - запис в стек.

 
 


Рис.1.5.


 Для обміну інформацією з швидкодіючими зовнішніми пристроями (ВУ) використовується режим прямого доступу до пам'яті, в якому виконання програми призупиняється, буфери адреси і даних МП переходять в високоімпедансное стан, і контролер прямого доступу до пам'яті організовує обмін даними між ВУ і пам'яттю мікроЕОМ. Тимчасова діаграма режиму прямого доступу до пам'яті в циклі читання з ЗУ зображена на рис. 1.6. При наявності сигналу READY H-рівня МП переходить в стан захоплення в такті ТЗ. Для режиму прямого доступу в циклі записи в ЗУ при наявності сигналу READY перехід МП в стан захоплення здійснюється після такту ТЗ.

Мал. 1.6.

Система команд мікропроцесора КР580ИК80 «-- попередня | наступна --» Програмне забезпечення мікропроцесора
загрузка...
© om.net.ua